SOFER TECHNICAL FILE 在Allegro中等长设置的高级应用 ――Memory部分等长设置 Doc Scope : Cadence Allegro 15.x Doc Number : SFTCA06009 Author : SOFER
Create Date : 2005-8-30 Rev : 1.00
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布线规则要求
走线托扑结构:
等长要求:
1, 走线长度为匹配电阻两端走线长的相加(A+B) 2, 需要考虑北桥芯片内部长度(P) 3, 等长为:P+A+B长度误差50Mil(组内)
术语:XNet
上图中A和B两个网络通过一个电阻连接,这种情况两个网络通过一个电阻或电容、电感连接在Cadence里我们称一个XNet。(X:eXtend)
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操作步骤:
1, 设置电阻的模型,模型设置好了软件自动会把A,B看成一个XNet。
a)
菜单:Analyze>SI/EMI Sim> Model…,出现警告直接点Yes. b) 找到电阻或排阻的DevType Value,如下图:
注意:在这界面下可以直接在PCB板子点击器件,模型界面下会自动跳到该器件DevType地方。
选中上面的RN_8P_rn_8p是所有的排阻,而下面的RN*是具体的某个排阻。
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c)
点击Create Model…,选择Create ESpiceDevice model,OK
d) 出现模型参数窗体,输入Value和Pin顺序,点击OK.
如果排阻Pin顺序是这样排列的:
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那Single Pin顺序输入为:1 8 2 7 3 6 4 5,注意数字中间为空格。 e)
完成模型设置后,有show element来查看Net属性,在Net name下面会多一个XNet名字,这表示XNet已经设置好了。
2, 在Constraint Manager中设置等长
a)
菜单Setup>Electrical Constraint Spreadsheet或者直接点击工具栏
启动Constraint Manager。
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b) 点击展开左边的Net>Routing>Relative Propagation Delay,右边出现整个板子上所有的网络,直接
选中需要设置等长的某个网络,然后点击右键,在下拉菜单中选择SigXplorer…启动Topology Editor
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c)
选择菜单Set>Constraint,出现下面窗体:
Rule Name:等长规则名字,这里可以随便输入,不过最好方便辨认 From:开始Pin To:结束Pin Scope:规则适应范围 Local:使用与本网络 Global:适用与所有
Delta Type:Delta匹配类型,Delta为与基准线对比值,如果一组线要求等长,我们可以把Delta设
None,或把Delta值设为0。
但也有的时候需要用Delta,如:时钟信号需要比数据信号长某个值
Delay:延迟
Length:长度,一般都设长度 Delta:设定值
Tol Type:误差(同上) Tolerance:误差范围
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d) 在Rule输入等长规则名称,From和To可以在左边选择,也可以直接在Topology Editor上面点
选相关器件,如下图:
下面其它参数按要求设置,见下图实例:
e)
设置好了,直接点击OK即可。如果需要设置第二个等长规则可以重复以上步骤。
设置好后点击菜单:File>Update Constraint Manager,把规则更新到Constraint Manager中。
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f)
在Constraint Manager中就会出现提示更新ECset,点击Yes即可。
出现下面窗体点击Close关闭即可。
g) 在MD0的右边就会多了一个Referenced Electrical CSet,见下图:
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h) 选中左键选中需要设定规则的网络,然后点击右键,出现下拉菜单选择Change…
选择刚才的MD0,然后点击OK。
出现信息,直接Close
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在Relative Propagation Delay中就会发现刚才在Topology Editor的等长规则:
Topology Editor的等长规则:
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这样等长规则就设置好了。 i)
完成效果:
在Slide时就会有红绿灯状态提示
:表示走线长度短于等长设定范围 :表示走线长度达到等长设定范围 :表示走线长度长于等长设定范围
Constraint Manager中显示:
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注意:记得开启等长规则Online DRC检查。
菜单:Setup>Constraints…,点击Electrical constraint sets…出现下面窗体:
把Relative propagation Delay设为On。
(关于考虑芯片内部长的做等长待补充,提示:File>Import>Pin delay)
――[全文完]――
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