描述:
timescale是Verilog HDL 中的⼀种时间尺度预编译指令，它⽤来定义模块的仿真 时的时间单位和时间精度。格式如下：`timescale 仿真时间单位/时间精度
注意：⽤于说明仿真时间单位和时间精度的 数字只能是1、10、100，不能为其它的数字。⽽且，时间精度不能⽐时间单位还要⼤。最多两则⼀样⼤。⽐如：下⾯定义都是对的：`timescale 1ns/1ps
`timescale 100ns/100ns下⾯的定义是错的：`timescale 1ps/1ns
时间精度就是模块仿真时间和延时的精确程序，⽐如：定义时间精度为10ns， 那么时序中所有的延时⾄多能精确到10ns，⽽8ns或者18ns是不可能做到的。
因篇幅问题不能全部显示，请点此查看更多更全内容
Copyright © 2019- zrrp.cn 版权所有 赣ICP备2024042808号-1
违法及侵权请联系：TEL:199 1889 7713 E-MAIL:2724546146@qq.com
本站由北京市万商天勤律师事务所王兴未律师提供法律服务