数字逻辑综合练习
一、选择题
1. 下列电路中属于数字电路的是（ D ）。
A. 差动放大电路 B. 集成运放电路 C. RC振荡电路 D. 逻辑运算电路 2. 余3码10001000对应的2421码为（ C ）。
A. 01010101 C. 10111011
B. 10000101 D. 11101011
3. 表示任意两位十进制数，需要（ B ）位二进制数。
A. 6 C. 8 4. n个变量可以构成（ C ）个最大项。
A. n C. 2n
B. 2n D. 2n-1
B. 7 D. 9
5. 下列触发器中，没有约束条件的是（ C ）。
A. 主从R-S触发器 B. 基本R-S触发器 C. 主从J-K触发器 D. 以上均有约束条件 6. 组合逻辑电路中的险象是由于（ C ）引起的。
A. 电路未达到最简 B. 电路有多个输出 C. 电路中的时延 同
7. 实现同一功能的Mealy型同步时序电路比Moore型同步时序电路所需要的
（ B ）。
A. 状态数目更多 B. 状态数目更少 C. 触发器更多 少
8. 用0011表示十进制数2，则此码为( D )。
A. 余3码 C. 余3循环码
B. 5421码 D. 触发器一定更D. 逻辑门类型不
D. 格雷码
9. 标准与或式是由（ B ）构成的逻辑表达式。
A. 与项相或 C. 最大项相与
B. 最小项相或
D. 或项相与
10. （ B ）的输出端可以直接相连，实现线与。
A. 一般TTL与非门 非门
C. 一般CMOS与非门 D. 一般TTL或非门 11. J-K触发器在CP时钟脉冲作用下，要使得Q(n+1) =Qn，则输入信号必定不会为
（ C ）。
A. J = K = 0 B. J = Q, K = Q C. J = Q, K = Q D. J = Q, K = 0 12. 设计一个五位二进制码的奇偶位发生器电路（偶校验码），需要（ C ）
个异或门。
A. 2 C. 4
B. 3 D. 5
B. 集电极开路TTL与
13. A⊕1⊕0⊕1⊕1⊕0⊕1 = （ A ）。
A. A
B.
D. 1
C. 0
14. ABC+AD在四变量卡诺图中有（ D ）个小格是“1”。
A. 13
B. 12
D. 5
C. 6
15. 八路数据分配器，其地址输入（选择控制）端有（ C ）个。
A．1 C．3
B．2 D．8
16. 电路如右图所示，经CP脉冲作用后，欲使Qn+1=Qn，则A，B输入应为（ B ）。
A．A=0，B=Q C．A=0，B=1
B．A=1，B=1 D．A=1，B=0
17. 一位十进制计数器至少需要（ B ）个触发器。
A．3
B．4
D．10
C．5
18. 完全确定原始状态表中的五个状态A、B、C、D、E，若有效对A和B，B和D，
C和E，则最简状态表中只含（ A ）个状态。
A. 2 B. 3
C. 1 D. 4
19. 一个8位的模/数(A/D)转换器，如果参考电压VREF=5V，输入电压VIN=2.5V，
则转换结果为：（ D ）。 A. 4
B. 8 C. 64
D. 128
20. 根据反演规则可知，逻辑函数FABBC的反函数为（ C A. FAB•BC
B．FAB•BC C．F(AB)•(BC)
D．F(AB)•(BC)
21. 要使J-K触发器的次态与现态相反，J和K的取值应为（ B ）。A. 00
B. 11 C. 01
D. 10
22. GAL器件是指（ C ）
A． 随机读写存储器 B. 可编程逻辑阵列 C. 通用阵列逻辑 D. 现场可编程门阵列 1. 组合电路是指（ B ）组合而成的电路。
A．触发器 B．门电路
C．计数器
D．寄存器
2. EPROM的与阵列（ A ），或阵列（ ）。
A．固定，可编程
B．可编程，固定
C．固定，固定
D．可编程，可编程
3. 在ispLSI器件中，GRP是指（ B ）。
A．全局布线区
B．通用逻辑块
C．输出布线区
D．输入输出单元
4. 双向数据总线可以采用（ B ）构成。
A. 译码器 B．三态门 C．与非门
D．多路选择器
5. 同步时序电路设计中，状态编码采用相邻编码法的目的是（ D A. 减少电路中的触发器 B. 提高电路速度 C. 提高电路可靠性 D. 减少电路中的逻辑门 6. 设计一个8421码加1计数器，至少需要（ B ）个触发器。
。
）。
）
A. 3
B. 4
C. 6 D. 10
7. 三极管作为开关时工作区域是（ D ）。
A. 饱和区+放大区 B. 击穿区+截止区 C. 放大区+击穿区 D. 饱和区+截止区 8. （ A ）触发器不可以用来构成移位寄存器。
A. 基本R-S B. 同步R-S C. 同步D D. 边沿D 9. 余三码10001000对应的2421码为（ C ）。
A. 01010101 B. 10000101 C. 10111011 D. 11101011
10. 实现两个4位二进制数相乘的组合电路，其输入输出端个数应为（ B ）。
A. 4入4出 B. 8入8出 C. 8入4出 D. 8入5出
11. 要使J-K触发器在时钟作用下的次态与现态相反，J和K的取值应为
（ B ）。
A. 00
B. 11
D. 01或10
C. 01
12. 基本RS触发器当( A )时，出现输出的不确定状态。
A. 两输入同为0 B. 两输入同为1 C. 置位端输入1 D. 复位端输入1
13. 同步RS触发器是由基本RS触发器和用来引入R、S及时钟脉冲CP的两个
（ C ）构成的。
A. 与或门 B. 或非门 C. 与非门 D. D触发器 14. F(A，B，C)的任意两个最小项之积 = ( A )。
A. 0
B. 1 D. ABC
C. ABC
15. 所谓（ C ）是触发器对CP脉冲进行计数，即触发器在逐个CP脉冲的作
用下，产生0和1两个状态的交替变化。 A. 原始状态
B. 翻转
C. 计数状态 D. 空翻
16. 某四变量函数卡诺图中有8个“1”几何相邻，合并成一项可消去( C )个
变量。
A. 1
B. 2
D. 4
C. 3
17. 一个8位的模/数(A/D)转换器，如果参考电压VREF=5V，输入电压VIN=2.5V，
则转换结果为：（ D ）。 A. 4
B. 16 D. 128
C. 64
18. 下列物理量中，不属于数字量的有（ B ）。
A. 开关状态
B. 温度 D. 指示灯状态
C. 机械钟上的时间
19. 表示任意两位十进制数，需要（ B ）位二进制数。
A. 6 C. 8
B. 7 D. 9
20. 用与非门构成的基本RS触发器当( A )时，出现输出的不确定状态。
A. 两输入同为0 B. 两输入同为1 C. 置位端输入1 D. 复位端输入1
21. 同步RS触发器是由基本RS触发器和用来引入R、S及时钟脉冲CP的两个
（ C ）构成的。 A. 与或门 C. 与非门
B. 或非门 D. D触发器
22. F(A,B,C)m(0,1,2,3,4,5,6)，则F=( C )。
A. ABC
______
B. A+B+C D. ABC
______C. ABC
23. 欲对全班53个同学以二进制代码编码表示，最少需要二进制的位数是
( B )。 A. 5 C. 10
B. 6 D. 53
24. 或非门构成的基本RS触发器，输入端SR的约束条件是（ A ）。
A. SR=0
B. SR=1
________C. SR1 D. SR0
25. 一个T触发器，在T=1时，来一个时钟脉冲后，则触发器( D )。
A. 保持原态 C. 置1
B. 置0
D. 翻转
__n26. 在CP作用下，欲使D触发器具有Qn+1=Q的功能，其D端应接（ D ）。
A. 1 C. Q
n
B. 0 D.Q__n
27. 比较两个两位二进制数A=A1A0和B=B1B0，当A>B时输出F=1，则F的表达式
是（ C ）。
A. FA1B1 C. FA1B1A0B0(A1B1) A. 1个 C. 4个
______B. FA1A0B1B0 D. FA1B1A0B0
B. 2个 D. 6个
________28. 74LS160十进制计数器它含有的触发器的个数是（ C ）。
29. 主从触发器的触发方式是（ C ）。
A. CP=1
B. CP上升沿 D. 分两次处理
C. CP下降沿
30. 以下哪一条不是消除竟争冒险的措施（ B ）。
A. 接入滤波电路 C. 加入选通脉冲
__
B. 利用触发器 D. 修改逻辑设计
31. 下图中输出Ｆ＝A的电路是（ D ）。
A. １ C. ３
32. 十进制数555的余3码为( C )。
A. 101101101
B. 010101010101 D. 010101011000
B. ２ D. ４
C. 100010001000
33. n个变量构成的最小项mi和最大项Mi之间, 满足关系( B )。
A. mi=Mi
B. mi=Mi
C. mi+Mi=0 二、填空题
D. mi·Mi=1
1. 二进制数10111111对应的八进制数为（ ），十进制数为（ ）。 2. 全加器是一种实现两个一位二进制数以及来自低位的进位相加，产生（ 本
位和 ）及（ 向高位的进位 ）功能的逻辑电路。
3. 数字逻辑电路可分为 ( 组合逻辑电路 ) 和 ( 时序逻辑电路 ) 两大类。 4. 逻辑门电路的输入端个数称为它的（扇入）系数，门电路带同类门数量的多
少称为它的（扇出）系数。
5. 设计多输出组合逻辑电路时，只有充分考虑（输出电路的共享部分），才能
使电路达到( 最简 )。
6. 八进制数27.2对应的十进制数为（ ），二进制数为（ ）。 7. 在数字逻辑中，变量的取值不表示（ 数值大小 ），而是指（ 两个状态 ）。 8. 消除组合逻辑电路中险象的常用方法有增加惯性延时环节、（加选通脉冲 ）
和（修改逻辑设计）三种。
9. 时序逻辑电路按其状态改变是否受统一时种信号控制，可将其分为（同步时
序逻辑电路 ）和（异步时序逻辑电路 ）两种类型。
10. 二进制数0.110101对应的八进制数为（ ），十六进制数为（ ）。 11. 逻辑代数的三条重要规则是指代入规则、（对偶规则）和（ 繁衍规则 ）。 12. 组合逻辑电路在任意时刻的(输出)取决于（当时的输入）。 13. (3AD.08)16=(_________)10=(_____)8
14. CMOS的最基本的逻辑单元是由_________和_________按照互补对称形式
连接起来构成的。
15. 二值逻辑中，变量的取值不表示_________，而是指______。 16. 描述时序电路的逻辑表达式为_________、_____和驱动方程。
17. 用组合电路构成多位二进制数加法器有_________和_____二种类型。
18. 十进制数(119)10转换为八进制数是 ，二进制数(0011101010110100)2转
换成十六进制数是 。
19. 组合逻辑电路在结构上不存在输出到输入的 通路，因此输出状态不影
响 状态。
20. 译码器的逻辑功能是将某一时刻的 输入信号译成唯一的输出信号，
因此通常称为 译码器。 21. 按照数据写入方式特点的不同，ROM可分为掩膜ROM，_________，_________。 22. 时序逻辑电路的特点是，任意时刻的输出不仅取决于该时刻的输入信号，而
且还与电路 有关，因此时序逻辑电路具有 功能。
23. 一个ROM的存储矩阵有64行、64列，则存储矩阵的存储容量为 个存
储 。
24. 低密度的PLD由输入缓冲器、 、 、输出缓冲器四部分功能电
路组成。 25. 十进制数（0.7875）10转换成八进制数是 ，十六进制数（1C4）16转换
成十进制数是 。
26. 伴随着 器件出现，逻辑函数的表示方法开始使用 法。 27. 门电路的输入、输出高电平赋值为 ，低电平赋值为 ，这种关系是负
逻辑关系。
28. 组合逻辑电路的输出只与当时的 状态有关，而与电路的 输入状
态无关。
29. 实现译码功能的组合逻辑电路称为 ，用来完成编码工作的组合逻辑
电路称为 。
30. 时序逻辑电路的输出不仅和 有关，而且和 有关。
31. PLA是将ROM中的地址译码器改为 发生器的一种可编程逻辑器件，其 均可编程。
32. 数字ISP逻辑器件有 、 、ispGAL三类。 三、简答题
1. 数字逻辑电路可分为哪两种类型？主要区别是什么？ 2. 双稳态触发器的基本特征是什么? 3. 何谓通用片?用户片?现场片?
4. 在数字电路中，晶体三极管一般工作在什么状态？ 5. 何为PLD？它有什么特点？
6. 请画出ROM的逻辑结构，并说明其功能和特点。 7．ispLSI器件一般包括哪些主要部分？ 8．写出A/D转换的过程和步骤？ 9．什么是译码器和编码器？
10．双稳态触发器的基本特征是什么？
四、分析题与题
1． 知逻辑函数F(A,B,C,D)⑴将函数移植到卡诺图上 ⑵求F的最简“与-或”表达式 ⑶求F的最简“或-与”表达式。
m(4,5,7,8,13,15)d(0,1,6,12)
2．分析电路，写出驱动方程并根据输入画出波形Q1、Q2(设Q1、Q2初态为0)。
CP A B Q1 Q2
3．分析ROM存贮矩阵连线图，写出输出各函数的标准表达式，指出电路逻辑功能。
4．分析下图的逻辑功能。
所示电路
5. 逻辑电路的输入A、B、C波形和输出F波形之间的关系如下图所示。 ①列出真值表；
②写出函数F的逻辑表达式；
③要求采用最少门电路，画出满足该波形图的逻辑电路图。
6．图所示为同步时序逻辑电路，⑴写出各触发器状态方程和输出方程；⑵做出状态转移表；⑶画出状态转移图。
7．设计一个“1101”序列检测器，其典型输入、输出序列如下： 输入x：010110110111 输出z：000000100100
要求1）画出Mealy型状态图
2）画出Moore型状态图
3）请回答构造给定电路各需要几个触发器
8．用3-8译码器和与非门实现全加器的功能
9. 用公式和定理化简
Y(A，B，C，D)= ACABCACDCD
10．已知逻辑函数
F(A，B，C，D)＝∑m(2，3，9，11，12)+∑d(5，6，7，8，（1） 将函数移植到卡诺图上。 （2） 化简求出最简“与-或”表达式。 （3） 化简求出最简“或-与”表达式。
11．用代数法将逻辑函数F化简为最简“与或”表达式。
FA,B,CA(BC)(ABC)ABC
，13) 10
12． 某机床共有4个电气开关（断为0，通为1），每一开关控制一个机器动作，生产某零
件需8道工序，每道工序的开关通断列表如下，要求设计开关K2的组合电路，写出K2的方程，并用一块3-8线译码器（74LS138）及适当门电路实现。
13．用D触发器设计按循环码(000→001→011→111→101→100→000)规律工作的六进制同
步计数器
14．用T触发器作为存储元件，设计一个采用8421码的十进制加1计数器。
工序 0 1 2 3 4 5 6 7 开 关 K3 K2 K1 K0 0 0 1 1 1 0 0 0 0 1 1 0 0 1 0 1 1 0 1 0 1 1 0 0 1 0 1 1 0 1 0 0
15．同步时序逻辑电路状态转移图如右图所示。
①采用D触发器，列出状态转移表； ②写出激励方程表达式； ③画出逻辑电路图。
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